반도체 큰 그림: 8대 공정 지도와 메모리·시스템 반도체 용어

반도체 공정을 처음 공부하면 단어가 한꺼번에 쏟아집니다. 산화, 포토, 식각, 증착, 이온주입, CMP, EDS. 거기에 DRAM, NAND, HBM, AP, 파운드리까지 섞이면 어떤 단어가 "만드는 방법"이고 어떤 단어가 "만들어진 물건"인지부터 헷갈려요.

이 시리즈의 첫 편에서는 세부로 들어가기 전에 지도를 두 장 그립니다. 하나는 공정의 지도, 다른 하나는 제품의 지도예요. 앞으로 다룰 소자, 포토, 식각, 증착, 금속 배선, CMP가 이 두 지도의 어디에 있는지 알면 개별 주제를 읽을 때 길을 잃지 않습니다.

한눈에 보기

• 반도체 8대 공정은 웨이퍼 → 산화 → 포토 → 식각 → 증착·이온주입 → 금속 배선 → EDS → 패키징 순서로 진행됩니다.
• 금속 배선까지는 웨이퍼 위에 회로를 만드는 전공정, EDS와 패키징은 검사하고 제품으로 만드는 후공정입니다.
• 포토·식각·증착은 한 번이 아니라 층마다 수십 번 반복되기 때문에, 웨이퍼 한 장이 팹을 통과하는 데 평균 약 12주가 걸립니다.
• 메모리 반도체(DRAM·NAND)는 데이터를 저장하고, 시스템 반도체(CPU·AP·이미지 센서 등)는 연산과 제어를 맡습니다.
• 메모리는 미세화·적층·수율이, 파운드리 로직은 트랜지스터 구조와 고객 맞춤 공정이 핵심 경쟁력입니다.

칩 하나에 석 달이 걸리는 이유

반도체 제조는 흔히 8대 공정으로 설명합니다. 순서는 웨이퍼 → 산화 → 포토 → 식각 → 증착·이온주입 → 금속 배선 → EDS → 패키징입니다.

앞의 여섯 단계는 웨이퍼 위에 회로를 만드는 전공정이고, EDS와 패키징은 검사하고 제품으로 만드는 후공정이에요. 전공정 안에서도 트랜지스터를 만드는 앞부분을 FEOL(Front End Of Line), 금속 배선을 쌓는 뒷부분을 BEOL(Back End Of Line)로 나눕니다.

표만 보면 여덟 번 처리하면 끝날 것 같지만 실제로는 그렇지 않습니다. 칩은 수십 층의 막과 패턴이 쌓인 3차원 구조라서, 층마다 "막을 쌓고 → 패턴을 그리고 → 깎는" 묶음이 다시 돌아요. 포토·식각·증착이 사이사이 세정과 CMP, 계측을 끼고 수십 번 반복되는 루프입니다.

그래서 공정 스텝 수는 수백에서 천 단위가 됩니다. 출처마다 300개 이상부터 1,000개 이상까지 다르게 잡는데, 팹 안 공정만 세는지 조립·테스트까지 포함하는지에 따라 달라지는 차이예요. 웨이퍼가 팹에 들어가서 나오기까지 걸리는 시간(사이클 타임)은 미국반도체산업협회(SIA) 자료 기준 평균 약 12주, 첨단 공정은 14~20주입니다. 업계에서는 이 기간을 "마스크 층당 1~1.5일"로 어림하기도 해요. 미세화와 3D 구조로 층이 늘수록 기간도 늘어납니다.

8대 공정은 왜 이 순서일까

8대 공정의 순서는 외울 대상이라기보다 앞 단계의 결과물 위에서만 다음 단계가 의미를 갖는 구조입니다. 포토로 패턴을 그리지 않으면 식각은 어디를 깎을지 알 수 없고, 트랜지스터가 없으면 배선으로 이을 대상도 없어요.

EDS가 패키징보다 앞에 있는 것도 같은 논리예요. 불량 칩을 패키징까지 보내면 기판, 몰딩, 조립 비용이 그대로 버려집니다. 웨이퍼 단계에서 걸러 내면 비용을 아끼고, 어떤 위치의 칩이 어떤 이유로 불량인지 데이터를 공정 쪽으로 돌려보내 수율을 올릴 수 있죠.

8대 공정 이름에 들어 있지 않은 숨은 공정도 기억해 둘 만합니다. 세정은 거의 모든 단계의 앞뒤에 들어가고, CMP(화학적 기계적 연마)는 증착과 금속 배선 뒤에 표면을 평평하게 만들어요. 평탄화가 필요한 이유는 다음 포토 공정 때문입니다. 표면에 단차가 남아 있으면 노광할 때 초점 심도(DoF)를 벗어나 패턴이 흐려지거든요. 이렇게 한 공정의 결과가 다음 공정의 조건이 되는 연결을 따라가는 게 공정 공부의 뼈대입니다.

메모리 반도체와 시스템 반도체는 무엇이 다를까

두 번째 지도는 제품입니다. 반도체는 크게 데이터를 저장하는 메모리 반도체와, 연산하고 제어하는 시스템 반도체(비메모리)로 나뉩니다.

메모리: 휘발성과 비휘발성

메모리는 전원이 꺼지면 데이터가 사라지는 휘발성과, 꺼져도 남는 비휘발성으로 다시 나뉘어요.

DRAM의 리프레시는 공정 엔지니어에게도 의미 있는 주제입니다. 커패시터에 저장된 전하는 누설 전류로 조금씩 빠져나가기 때문에, 표준 규격은 모든 행을 통상 64ms 안에 한 번씩 다시 읽고 써서 채우도록 정하고 있어요. 누설을 줄이면 데이터를 더 오래 붙잡을 수 있고, 그건 결국 소자와 막질을 어떻게 만드느냐의 문제로 돌아옵니다.

DRAM은 용도에 따라 갈래가 나뉩니다. PC·서버용 DDR, 모바일용 저전력 LPDDR, 그래픽용 GDDR이 있고, 최근 가장 주목받는 건 HBM(High Bandwidth Memory)이에요. HBM은 DRAM 다이를 수직으로 쌓고 실리콘 관통 전극(TSV)으로 층을 연결한 뒤, 인터포저 위에서 GPU 같은 프로세서 바로 옆에 붙입니다. 아주 넓은 데이터 통로로 대량의 데이터를 주고받을 수 있어서, 메모리 대역폭이 병목인 AI 가속기에 쓰여요. 몇 년 전까지는 인터포저 제조 난도 때문에 대량 생산이 과제로 꼽혔지만, 지금은 HBM3E가 주력이고 다음 세대인 HBM4로 넘어가는 중입니다.

NAND는 셀 하나에 몇 비트를 넣느냐로도 나눕니다. SLC(1비트)에서 MLC, TLC, QLC(4비트)로 갈수록 같은 면적에 더 많이 저장하지만 속도와 내구성은 떨어져요. 평면 미세화가 한계에 부딪힌 뒤로는 셀을 위로 쌓는 3D NAND가 표준이 됐습니다.

이 밖에 MRAM(자기저항), PRAM(상변화), RRAM(저항변화), FeRAM(강유전체) 같은 차세대 메모리도 있어요. 공통점은 기존 CMOS 공정에 없던 새 소재와 공정이 필요하다는 것이고, 일부 임베디드 용도를 빼면 아직 주류는 아닙니다.

시스템 반도체: 다품종의 세계

시스템 반도체는 종류가 훨씬 다양합니다. CPU·GPU·MCU·DSP 같은 연산·제어 칩, 스마트폰의 두뇌인 AP(Application Processor)와 디스플레이 픽셀을 움직이는 DDI 같은 로직 칩, 전력을 변환·관리하는 PMIC와 빛을 전기 신호로 바꾸는 이미지 센서 같은 아날로그 칩이 모두 여기에 들어가요. AP처럼 CPU, GPU, NPU, 모뎀을 한 칩에 넣은 것을 SoC(System on Chip)라고 부릅니다.

이미지 센서는 CMOS 공정으로 만드는 CIS가 현재 주류예요. 예전에는 노이즈가 큰 편이라 CCD가 화질 면에서 앞섰지만, CIS가 저전력·고속에 기술 개선까지 더해지면서 자리를 바꿨습니다.

IDM·팹리스·파운드리는 무엇이 다를까

공정과 제품을 연결하는 마지막 조각은 산업 구조입니다. 설계부터 제조, 후공정까지 어디를 직접 맡느냐에 따라 회사의 형태가 갈려요.

이 구분은 공정 엔지니어가 어떤 문제와 씨름하는지까지 바꿉니다. 메모리는 표준화된 제품을 대량으로 찍어 내기 때문에 셀 미세화와 적층, 수율, 원가가 승부처예요. DRAM은 좁은 면적에 커패시터 용량을 확보하려고 종횡비가 아주 높은 구조를 만들어야 하고, 3D NAND는 수백 층을 한 번에 뚫는 고종횡비 식각이 난제입니다. 반면 파운드리의 로직 공정은 고객마다 설계가 달라서, 트랜지스터 성능을 끌어올리는 구조 전환(FinFET에서 GAA로)과 설계 규칙을 담은 공정 키트가 경쟁력의 중심이 돼요.

같은 포토, 같은 식각이라도 무엇을 만드느냐에 따라 풀어야 할 숙제가 다르다는 것. 두 지도를 겹쳐 보면 이 지점이 보입니다.

면접에서 이 지도를 쓰는 법

공정 직무 면접에서 큰 그림 질문은 자주 나옵니다. 다만 순서만 외워 말하면 다른 지원자와 차이가 나지 않아요. 몇 가지 덧붙이면 답이 달라집니다.

"8대 공정을 설명해 보세요"라는 질문에는 순서와 각 공정의 한 줄 역할에 더해, 포토·식각·증착이 층마다 반복되는 루프라는 점을 말하는 게 좋습니다. FEOL과 BEOL을 구분해 말하고, 지원하는 공정이 지도에서 어디에 있으며 앞 공정에서 무엇을 넘겨받고 다음 공정에 무엇을 넘겨주는지까지 설명할 수 있으면 직무 이해도가 드러나요. 예를 들어 CMP라면 "증착 뒤 단차를 없애 다음 포토의 초점 심도를 확보한다"처럼요.

"DRAM과 NAND의 차이"를 물으면 휘발성 여부와 용도에서 멈추지 말고 셀 구조(1T1C 대 전하 저장 셀), 그리고 공정 난제(커패시터 종횡비 대 3D 적층 식각)까지 이어 가면 공정 직무다운 답이 됩니다. "DRAM은 왜 리프레시가 필요한가"에는 커패시터 전하의 누설이라는 한 문장이 핵심이고, 누설 전류는 소자 공부와 바로 연결되는 주제예요.

자주 묻는 질문

반도체 8대 공정 순서는 어떻게 되나요?

웨이퍼 제조, 산화, 포토, 식각, 증착·이온주입, 금속 배선, EDS, 패키징 순서입니다. 앞의 여섯 단계가 전공정, EDS와 패키징이 후공정입니다.

전공정과 후공정은 어떻게 구분하나요?

웨이퍼 위에 트랜지스터와 배선을 만드는 단계까지가 전공정이고, 완성된 칩을 검사하고 잘라서 포장하는 단계가 후공정입니다. EDS는 웨이퍼 상태에서 진행해 전공정 끝으로 보기도 하지만, 보통은 후공정으로 묶어 설명합니다.

FEOL과 BEOL은 무엇인가요?

FEOL(Front End Of Line)은 전공정 중 트랜지스터를 만드는 앞부분이고, BEOL(Back End Of Line)은 그 위에 금속 배선 층을 쌓는 뒷부분입니다.

반도체 칩 하나를 만드는 데 얼마나 걸리나요?

미국반도체산업협회(SIA) 자료 기준으로 웨이퍼가 팹에 들어가서 나오기까지 평균 약 12주, 첨단 공정은 14~20주가 걸립니다. 포토·식각·증착이 층마다 반복되면서 공정 스텝이 수백에서 천 개 단위로 늘어나기 때문입니다.

DRAM과 NAND 플래시의 차이는 무엇인가요?

DRAM은 트랜지스터 1개와 커패시터 1개로 된 셀에 전하를 저장하며, 전원이 꺼지면 데이터가 사라지는 휘발성 메모리입니다. NAND 플래시는 전하를 가두는 층에 데이터를 저장해 전원이 꺼져도 남는 비휘발성 메모리이고, 셀을 위로 쌓는 3D 구조로 용량을 늘립니다.

DRAM은 왜 리프레시가 필요한가요?

커패시터에 저장된 전하가 누설 전류로 조금씩 빠져나가기 때문입니다. 그래서 표준 규격은 모든 행을 통상 64ms 안에 다시 읽고 써서 전하를 채우도록 정하고 있습니다.

팹리스와 파운드리는 무엇이 다른가요?

팹리스는 제조 설비 없이 칩 설계만 하는 회사이고, 파운드리는 다른 회사가 설계한 칩을 위탁받아 생산하는 회사입니다. 설계와 제조를 모두 직접 하는 회사는 IDM이라고 부릅니다.

다음 단원: 공정이 만드는 그 트랜지스터

지도를 그렸으니 다음 단원부터는 공정이 실제로 만드는 대상, 트랜지스터로 들어갑니다. MOS 커패시터와 MOSFET의 구조에서 시작해 문턱 전압, 서브스레시홀드 스윙, 단채널 효과, 누설 전류를 거쳐 High-k 메탈 게이트와 FinFET·GAA까지 이어 갈 예정이에요. 오늘 DRAM 리프레시에서 잠깐 나온 누설 전류가 왜 생기고 왜 미세화할수록 골치가 되는지도 그 단원에서 풀립니다.

참고 자료

• 8대 공정 순서와 전·후공정 구분 (윈스펙)
• 공정별 역할 (윈스펙)
• Chipmakers are ramping up production — here's why that takes time (SIA)
• Battling Fab Cycle Times (Semiconductor Engineering)
• 공정 스텝 수 증가 추세 (Semiconductor Digest)
• DRAM cell (halbleiter.org)
• SRAM vs DRAM: How Memory Cells Work
• HBM4 Validation Expected in 2Q26 (I-Connect007)
• 반도체 산업의 세계 (한국경제 생글생글)
• 메모리반도체 용어 총정리 (딴딴's 반도체사관학교)
• 시스템반도체 용어 총정리 (딴딴's 반도체사관학교)